보고서에 따르면 TSMC는 PLP (Panel Level Advanced Chip Packaging)의 연구 및 개발을 완료하려고하고 2027 년경 소규모 생산을 시작할 계획입니다.
보다 강력한 인공 지능 칩에 대한 수요를 충족시키기 위해 패널 레벨 고급 칩 포장은 전통적인 300mm 원형 기판 대신 더 많은 반도체를 수용 할 수있는 사각형 기판을 사용합니다.
두 가지 소식통에 따르면 1 세대 TSMC의 새로운 포장 기술은 310mm x 310mm 기판을 사용할 것입니다.이것은 칩 제조업체가 이전에 테스트 한 510mm x 515mm 크기보다 훨씬 작지만 기존의 원형 웨이퍼보다 더 많은 표면적을 제공합니다.
TSMC는 개발 진행을 가속화하고 있습니다.이 소식통은이 회사가 2027 년경 소규모 생산을 시작한다는 목표로 중국 대만 타오후시에 파일럿 생산 라인을 구축하고 있다고 밝혔다.
세계 최대의 칩 포장 및 테스트 공급 업체 인 Riyueguang은 600mm × 600mm 서브 스트레이트를 사용하여 패널 레벨 칩 포장 라인을 구축하고 있음을 이전에 확인했습니다.그러나 TSMC의 시작 크기가 비교적 작다는 것을 알았을 때, TSMC와 같은 크기의 Kaohsiung에서 또 다른 시험 생산 라인을 구축하기로 결정했습니다.
칩 포장은 한때 칩 생산보다 기술 요구 사항이 낮은 것으로 간주되었습니다.그러나 인공 지능 컴퓨팅 칩의 경우 TSMC Cowos Chip Packaging Technology와 같은 고급 포장 방법이 칩 제조와 마찬가지로 중요해졌습니다.고급 포장 기술은 GPU, CPU 및 HBM (High Blackwell과 같은 단일 슈퍼 컴퓨터에 GPU, CPU 및 대역폭 메모리)을 통합 할 수 있기 때문입니다.Broadcom, Amazon, Google 및 AMD는 칩 포장 요구를 충족시키기 위해 TSMC의 COWOS 기술에 의존합니다.
