TSMC는 최근 북미 기술 세미나에서 동일한 단계에서 전임 프로세스와 비교하여 N2 (2NM) 프로세스 기술의 결함 밀도 (D0)에서 발표했습니다.회사에 따르면 N2 공정의 결함 밀도는 N3 (3NM), N5 (5NM) 및 N7 (7NM) 제조 노드의 결함 밀도보다 낮습니다.또한, 슬라이드는 TSMC의 N2 프로세스가 여전히 대량 생산에서 2/4 떨어져 있음을 보여줍니다. 즉, TSMC는 예상대로 2025 년 4 분기 말까지 2nm 칩을 생산하기 시작할 것으로 예상됩니다.
TSMC의 N2 프로세스는 회사 최초의 최초의 프로세스 기술이지만 전체 게이트 링 (GAA) 나노 시트 트랜지스터를 채택한 최초의 프로세스 기술이지만,이 노드의 결함 밀도는 동일한 단계에서 이전 세대 프로세스보다 2/4, 대량 생산 (MP)보다 낮습니다.이전 세대 프로세스 -N3/N3P, N5/N4 및 N7/N6- 모두 사용 된 성숙한 핀 필드 효과 트랜지스터 (FINFETS).따라서 N2는 GAA NanoSheet 트랜지스터를 채택하는 TSMC의 첫 번째 노드이지만, 대량 생산 (HVM) 이정표에 들어가기 전에 결함 밀도 감소가 이전 세대 공정보다 크다.
이 차트는 대량 생산 전 3/4에서 대량 생산 후 6/4 분기에 걸친 결함 밀도의 변화를 나타냅니다.모든 표시된 노드 중 N7/N6 (녹색), N5/N4 (자주색), N3/N3P (빨간색) 및 N2 (파란색) - 결함 밀도는 수율이 증가함에 따라 크게 감소하지만 감소 속도는 노드의 복잡성에 따라 달라집니다.N5/N4가 초기 결함을 줄이는 데 가장 활발한 반면, N7/N6의 수율 개선은 상대적으로 온화합니다.N2 곡선의 초기 결함 수준은 N5/N4의 초기 결함 수준보다 높지만 급격히 감소하여 N3/N3P의 결함 감소 궤적에 매우 가깝습니다.
이 슬라이드는 수율과 제품 다양성이 결함 밀도 개선을 가속화하기위한 주요 주행 요소로 남아 있다고 강조합니다.동일한 프로세스를 사용하는 생산량 및 다각화 된 제품이 더 높으면 결함 밀도를 식별하고 수정하고 더 빠르게 문제를 일으킬 수있어 TSMC가 결함 학습주기를 최적화 할 수 있습니다.TSMC는 N2 제조 기술이 전임 기술보다 더 많은 새로운 칩을 얻었습니다 (TSMC는 이제 스마트 폰 및 고성능 컴퓨팅 (HPC) 고객을위한 N2 칩을 생산하고 결함 밀도 감소 곡선이 기본적으로이를 확인한다고 밝혔다.
새로운 트랜지스터 아키텍처의 도입으로 인한 위험 요소를 고려할 때, N2의 결함 감소율이 이전의 FINFET 기반 노드와 일치하는 것이 특히 중요합니다.이는 TSMC가 프로세스 학습 및 결함 관리 전문 지식을 상당한 좌절에 직면하지 않고 새로운 GAAFET 시대로 성공적으로 이전했음을 나타냅니다.
